2016年11月29日：プリント基板の材料からデバイスの最新の設計ガイドライン
テーマ「プリント基板の材料からデバイスの最新の設計ガイドラインについて」
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１．名 称： |
エレクトロニクス実装学会 システムJisso-CAD/CAE研究会 平成２8年度第２回公開研究会 |
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２．日 時： |
平成28年11月29日（火）午後1時30分-5時 |
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３．場 所： |
回路会館 地下会議室 ＪＲ中央線西荻窪駅下車徒歩約７分 〒167-0042 東京都杉並区西荻北3-12-2 TEL.03-5310-2010 |
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４．講演： |
各発表３０分、質疑応答５分を予定 |
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５．参加費： |
(テキスト代、消費税込み)
注：クーポン券は1枚まで利用可能。申し込み時にクーポン券番号を記入しないと、利用できません。 ＊参加費は当日会場受付にて徴収します。釣り銭のないようにお願いします。 |
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６．申込方法 |
申し込みはここから 登録されますと参加票が返信されます ★申し込みをキャンセルされる場合はこちらへ |
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７．問い合わせ先 |
cae_uketsuke\jiep.or.jp （メールアドレスは\を@に置き換えてください） |
(1) DDR4デザインのSSO解析とDDR4の各配線トポロジーにおけるPKG/IOモデルの影響
○益子 行雄 （日本電子回路工業会 理事
内容：
JPCA設計アカデミーでは、Xilinx社のKintex UltraScaleを用いたDDR4基板設計を試行しています
貫通ビア、ビルドアップ基板など複数のテクノロジーで行い、
DDR4の配線トポロジーの違いやPackageモデル、
様々な角度から検証し設計ガイドライン作成を進めています。
最終的には設計した基板の製造/実測まで行い、
本セッションではその検証データを一部紹介しながら、DDR4 BUSの配線トポロジーについて検討します。
（参考）DDR4 SDRAM のトポロジおよび配線ガイドライン（XILINX）
（ガイドラインの一部）グランドスティッチビアを可能にするために、シェブロンパターン (山形模様) の配線を使用します (図2-12)。
☆重要: 特にメモリデバイスのアドレスピン近くなどのグランドピンが少ない部分では、適切なグランドスティッチに欠けていると、データエラーの原因となるクロストークが発生する可能性があります。
図 2‐12 : グランドスティッチの例
（当ブログのコメント）
DDR4メモリは、高速メモリ基板に必須のデバイスです。電子技術者は、その高速メモリを確実に動作させるために最新の設計技術を学ばなければなりません。エレクトロニクス技術者がこの知識を確実に身につけて高速回路を自由に設計できるようになることが望まれています。
DDR4のプリント基板上への実装設計に、以下の図の様な例があります。
（注）DDRとはDouble Data Rateの略語で、クロックの両エッジでデータを転送するメモリシステムのことを言います。
DDR4ではDDR3に比べてクロック周波数は2倍にし、
データ幅も2倍に拡大しているため、
メモリの情報伝送能力は全体として4倍に拡大する反面、信号品質の劣化と電源変動の増大するため、
システムの高信頼性設計が必須となります。
